新的HDL代码生成功能简化了asic和fpga的编程
MathWorks为Matlab和Simulink添加了HDL代码生成和验证功能，以简化系统设计人员的开发工作。
MathWorks该公司发布了HDL Coder，它可以从Matlab中自动生成HDL代码，允许工程师使用该语言实现FPGA(现场可编程门阵列)和ASIC(特定应用集成电路)设计。MathWorks还发布了HDL验证器，其中包括用于测试FPGA和ASIC设计的FPGA硬件在环功能。通过这两个产品，MathWorks现在可以跨Matlab和Simulink提供HDL代码生成和验证。
MathWorks的嵌入式应用和认证经理Tom Erkkinen说:“各地的工程师都使用Matlab和Simulink来设计系统和算法。”“现在，有了HDL Coder和HDL Verifier，他们不再需要手动编写HDL代码或测试平台来开发FPGA和ASIC设计。”
HDL Coder从Matlab函数和Simulink模型生成可用于FPGA编程或ASIC原型设计的可移植的，可合成的VHDL和Verilog代码。因此，工程团队现在可以确定硬件实现的最佳算法。Simulink模型和生成的HDL代码之间的可追溯性还支持开发符合DO-254和其他标准的高完整性应用程序。
“HDL Coder提供了与Xilinx ISE设计套件的集成，创建了一个按钮工作流程，使使用MathWorks产品的算法开发人员更容易瞄准Xilinx fpga，”该公司全球营销和业务发展高级副总裁Vin Ratford说赛灵思公司．“这种集成还为我们的共同客户提供了从HDL Coder内部访问广泛的Xilinx优化IP组合的机会，进一步加快了他们的生产力。”
HDL Verifier现在支持Altera和Xilinx FPGA板的FPGA硬件在环验证。HDL Verifier提供了联合仿真接口，将Matlab和Simulink与Cadence Incisive, Mentor Graphics ModelSim和Questa HDL模拟器连接起来。有了这些功能，工程师可以快速验证他们的HDL实现是否与Matlab算法和Simulink系统规范相匹配。
“随着FPGA在各个行业的采用持续增长，设计师需要一种方法来弥合从系统模型到FPGA设计的验证差距，”Vince Hu说，该公司产品和企业营销副总裁阿尔特拉．HDL Verifier将系统模型链接到FPGA设计，使工程师能够使用Altera FPGA和Simulink执行FPGA硬件在环验证。这种工作流程缩短了验证周期，帮助工程师对他们的硅实现更有信心。”
彼得·韦兰德编辑，pwelander@cfemedia.com
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